白皮书:用虚拟处理加速流程优化

先进的CMOS缩放和新的存储器技术将越来越复杂的结构引入到器件制造过程中。例如，NAND内存层的增加实现了更大的垂直NAND缩放和更高的内存密度，但也带来了高纵横比蚀刻图案和脚印缩放问题的挑战。已经使用了独特的集成和模式方案来解决这些伸缩性挑战，但它们也带来了额外的设计规则挑战。

由于现代半导体器件的3D特性，二维(2D)设计规则检查(drc)不再足以实现性能和良率目标。用于工艺表征和优化的实验设计(do)，传统上用于节省开发工艺配方的时间和成本，现在需要数百个物理实验，涉及大量的工艺外时间和大量的晶圆测试。

此外，过程步骤之间的非直观交互，以及收紧的过程窗口，使得使用第一原理建模方法难以交付并发性能和良率优化。为了解决这些缩放挑战，需要对复杂工艺序列的三维理解，这是由Coventor提供的SEMulator3D^®，一个虚拟制造建模平台。