从20nm技术节点开始,泄漏电流一直是DRAM设计中器件失效的主要原因。DRAM设计中的漏电流问题会导致可靠性问题,即使底层器件没有明显的结构异常。漏电流已成为DRAM器件设计中一个至关重要的组成部分。
DRAM存储单元(图1 (a))必须不断刷新,因为当电源关闭[1]时,它们会丢失存储的数据。保留时间,即一个单元在数据丢失之前可以存储数据的时间,是DRAM的一个关键特性,可以受泄漏电流的限制。
DRAM中有两个重要的泄漏组件会影响数据的保留时间。第一个泄漏组件是电池晶体管泄漏。DRAM中的单元晶体管泄漏主要是由“栅致漏漏”(GIDL)引起的(图1 (b)),这是一种由漏极结的高电场效应引起的泄漏。负栅偏压在栅下产生损耗区(N+漏区)。这个损耗区域反过来在该区域产生一个增强的电场,由这个电场引起的带弯曲导致带到带隧穿(BTBT)[2]。在栅极下迁移的电子和少数载流子可以进入漏极,产生不必要的泄漏电流。
第二个DRAM泄漏分量是位线触点(BLC)和存储节点触点(SNC)之间的介质泄漏(图1 (c))。介质泄漏通常发生在电容本身内部,电子流经金属和介质区域(图1 (d))。介电泄漏是由于电子通过介电层从一个电极隧穿到另一个电极而引起的。这一问题最近在BLC和SNC中变得更加尖锐,因为BLC和SNC之间的距离由于技术节点的扩展而缩小。跨位线和存储节点接触的介质泄漏也会受到这些结构元件制造过程变化的负面影响。
SEMulator3D®是一个虚拟制造平台,可以利用设计和工艺流程数据建立DRAM的三维设备模型。设备“虚拟”制作完成后,在SEMulator3D查看器中,泄漏路径可以向任何方向可视化,总泄漏值也可以计算并导出。这种能力对于理解工艺变化对DRAM漏电流的影响是非常有用的。SEMulator3D中的漂移/扩散求解器提供了包括GIDL和结泄漏计算在内的IV分析,以实现集成设计技术的协同优化。当用户改变结构、掺杂浓度和设计偏差时,可以看到泄漏值。
例如,图2突出显示了当栅极氧化层厚度变化时GIDL的增加。较薄的栅极氧化物导致栅极和模型器件的漏极之间有较高的电势。
图3显示了SEMulator3D中介质泄漏路径和位线与存储节点触点之间的总电流差,突出显示了在蚀刻过程中BLC制造变化的影响。如图3 (c)所示,有BLC残留的结构(由于工艺变化)的总泄漏电流高于没有BLC残留的结构。
图4显示了穿过DRAM电容的介电泄漏的例子。图4(a)和图4(b)显示了DRAM的Z平面和X平面剖断面,在SEMulator3D设备模型中可以很容易地看到投影的介质泄漏路径。图4 (c)显示了底层(BTM)电极泄漏电流的变化,作为外加偏置的函数。
影响DRAM性能的另一个重要因素是整个器件的寄生电容。在DRAM开发中应该进行交流分析,因为位线耦合会导致tWR(写恢复时间)降低,并产生其他故障行为。电容测量必须考虑整个器件,因为掺杂多晶硅不仅用于晶体管栅极,也用于位线接触和存储节点接触,产生了多个潜在的寄生电容来源(见图5 (a))。SEMulator3D具有内置的交流功能,可以测量复杂的模拟三维结构的寄生电容值。例如,SEMulator3D可以通过模拟对WL2施加一个小的交流信号(见图5 (b)),在一个新设计的DRAM结构中,获得作为WL2(字线)和所有其他节点之间电压的函数的电容。
综上所述,导致DRAM故障的泄漏电流和寄生电容有多种来源。在DRAM开发过程中需要仔细评估这些失效模式,并应包括工艺变化对泄漏电流和寄生电容的影响。利用预期的工艺流程和工艺变异性“虚拟”构建3D器件,并随后分析在不同工艺条件下的寄生和晶体管效应,可以简化DRAM下一代寻径。SEMulator3D,集成了三维工艺模型、R/C分析和器件分析,可以快速验证所提出的DRAM器件结构在不同工艺假设下是否容易发生泄漏电流或寄生电容失效。