与2D NAND技术中的缩放实践不同,3D NAND中降低比特成本和增加芯片密度的直接方法是增加层。2013年,三星推出了首款使用24层和MLC[1]的V-NAND产品。五年后的2018年,3D-NAND厂商都宣布了使用TLC[2]的96层NAND生产计划。根据最近的新闻报道,供应商已经在开发包含更多层的下一代3D NAND。3D NAND的工艺挑战是什么?随着层数的增加,它的上限可能是什么?
模具堆垛要求严格的均匀性和缺陷控制,最小的平面内位移和氮化物收缩,热应力后可接受的晶圆弯曲,以及高氮化物/氧化物湿蚀刻选择性,以保证模版精度和电气性能。增加堆垛层增加了缺陷的机会(因为缺陷通过上层传播),放大了器件应力(这可以弯曲或扭曲晶圆),增加了工艺复杂性和管理。[4]
目前使用了多个WL光刻步骤,在每个楼梯上重复垂直台阶蚀刻和2D修整,以提供用于3D NAND设备的WL楼梯的“上和下”形状。这一系列的工艺步骤需要精确的蚀刻步骤剖面、修整蚀刻均匀性和对WL触点的回拉CD控制[3,4]。当您在给定的单元密度下添加更多的3D NAND层时,WL楼梯也需要加长并占用更多的空间。例如,在32层NAND设备的情况下,WL阶梯从单元阵列的边缘延伸20um。对于一个128层的建筑,WL楼梯将延伸80um。由于这种线性缩放效应,目前的WL阶梯设计可能是这种类型的3D NAND架构的电池效率和缩放的关键障碍。正在提出替代解决方案来解决这个问题[5]。
通过90+ NAND层使用极端的HAR蚀刻(宽高比大于40)创建内存通道所需的孔,挑战了当前等离子体蚀刻技术的物理极限。每块晶圆上需要蚀刻超过一万亿个孔。根据Lam Research的Harmeet Singh的说法,问题包括“蚀刻不完全、弯曲、扭曲以及堆叠顶部和底部之间的CD变化。”这样的缺陷会导致短路、相邻内存串之间的干扰和其他性能问题。”[4]。堆叠几层存储器阵列(例如,2层64层的存储器阵列提供等价的128层阵列)可以缓解HAR蚀刻的挑战,但也会带来成本和产量方面的担忧。
根据Lam Research的Harmeet Singh的说法,“对于更换栅极方案,WL钨提供了层内单个记忆细胞之间的关键导电链接。这一过程特别具有挑战性,因为需要实现复杂、狭窄、横向结构的无空隙填充,同时对内存堆栈的压力最小。Singh还指出,具有高拉应力的传统CVD钨会导致晶圆弯曲,氟在这一过程中也会产生产量限制缺陷。低氟钨(LFW) ALD工艺是目前可能的解决方案[4]。然而,钨的WL厚度要求(由于电阻率)将限制堆栈层(ONON)可以收缩的厚度,导致记忆孔蚀刻的长宽比增加。在未来的NAND架构中,一种新的低电阻率WL金属对于扩展和增加层数可能是必要的。
随着3D NAND的发展和比特成本下降到2D NAND的水平以下,人们预计3D NAND将继续支持摩尔定律的比特增长,在垂直方向上扩展内存扩展。亚博足球直播平台然而,如果比特的增长仅仅依赖于层总数的增加,每个晶圆的处理时间可能会变得成本高昂。如果晶圆片的加工时间过度扩大,该技术将变得难以维持。最近,4位/单元QLC技术已经宣布,它比3位/单元3D NAND[7]提供了33%的容量提升。这是行业缓解堆叠高度增加带来的产能增长压力的途径之一。然而,与TLC单元的8个电压级别相比,QLC存储单元的16个可能电压级别之间的区别的难度将导致较低的写持久性和性能[7]的代价。值得怀疑的是,无论浮动栅或电荷捕获栅方案的可用性如何,该行业能否持续提高每个单元的比特数以提高容量增长。
总之,当前的3D NAND架构存在几个瓶颈,可能会限制添加设备层以增加架构密度。这为创新集成解决方案以及单一单元工艺技术和工具设计的创新创造了挑战和机遇。让我们看看下一个突破会是什么!
[1]三星电子开始批量生产第二代V-NAND 32层3D V-NAND闪存三星电子新闻
[2] Aton Shilov和Billy Tallis,多篇文章来自AnandTech2018年5月至7月
[3]托斯滕·里尔。”克服3D NAND批量制造的挑战, 2017闪存峰会,2017年7月8日
哈米特·辛格。”克服3D NAND批量制造的挑战,固态科技,2017年7月27日
吉姆·哈迪。”三星将如何提高3D NAND成本, The Memory Guy 2017年8月27日
[6]李相荣,”3D NAND有什么问题, EE Times, 2017年6月29日
比利,塔利斯。”英特尔和美光推出首款QLC NAND:美光5210 ION企业SATA固态硬盘, ANANDTECH, 2018年5月21日